對(duì)于邏輯電路，STMicro的Thomas Skotnicki以為傳統(tǒng)的CMOS制造工藝方法己不再合用。由于當(dāng)器件的尺寸持續(xù)縮小時(shí)，因?yàn)榧哼_(dá)極限很多缺陷顯現(xiàn)。按IBM技術(shù)經(jīng)理Mukesh Khare看法，如柵氧化層的厚度Tox再縮小有難題。另外，除非采用其它方法，由于跟著互連銅線的尺寸縮小銅線的電阻增大及通孔的電阻增大也是另一個(gè)挑戰(zhàn)。
　　對(duì)于存儲(chǔ)器也面對(duì)若干挑戰(zhàn)，三星的半導(dǎo)體研發(fā)中央總經(jīng)理Minam Kim以為目前DRAM已達(dá)3xnm，及NAND已達(dá)2xnm，因而相對(duì)而言，NAND面對(duì)更大的挑戰(zhàn)。
　　在今年SEMICON West上將舉辦兩小時(shí)討論會(huì)，其中前一個(gè)小時(shí)討論提高前輩邏輯工藝中有關(guān)材料與工藝的發(fā)展，而另一小時(shí)討論下一代存儲(chǔ)器。
　　在邏輯電路部門(mén)，演講者將提出未來(lái)邏輯器件的方向：三維器件結(jié)構(gòu)，如FinFET及多柵MugFETs，以及基于超薄襯底SOI(UTB-SOI)的全阻擋層平面晶體管。第三位的演講是異質(zhì)結(jié)構(gòu)IC，即從硅溝道移向鍺及III-V族材料。
　　垂直型晶體管提供更佳的功能及良好的靜電控制，顯然制造工藝面對(duì)挑戰(zhàn)。避免過(guò)量的從鰭的底到鰭的頂之間鰭的寬度變化是個(gè)挫折。另外如何找到接觸的引出點(diǎn)也是難題，最后從技術(shù)角度必需把垂直器件的stressors考慮進(jìn)去。
　　基于超薄SOI(絕緣體上半導(dǎo)體)襯底結(jié)構(gòu)的晶體管有上風(fēng)，同樣面對(duì)挑戰(zhàn)，將由法國(guó)電子與通信技術(shù)(leti)的 CEA 研究中央的TechXPOT專家來(lái)主導(dǎo)討論。Leti己有講演在6nm有效硅層上，與頂上有10nm埋層氧化層(BOX)做出高機(jī)能的晶體管。題目是在如斯薄層的硅片是否能夠提供相容的材料厚度和可接受的硅片本錢(qián)。
　　存儲(chǔ)器制造商同樣面對(duì)它自已的題目。研究職員正提出多種方法來(lái)解決本日電荷型存儲(chǔ)器，包括設(shè)計(jì)及利用各種新的材料。一種叫電阻 RAMs(ReRAMs)，它是利用脈沖電壓加到金屬氧化層上通過(guò)電流的改變而導(dǎo)致材料電阻的差異，